杂质半导体 在本征半导体中，如果掺入微量的杂质(某些特殊元素)，将使掺杂后的半导体(杂质半导体)的导电能力显著改变。根据掺入杂质性质的不同，杂质半导体分为电子型半导体(N型)和空穴型半导体(P型)两大类。
1.N型半导体
若在纯净的硅晶体中掺入微量的五价元素(如磷)，这样，硅原子占有的某些位置会被掺入的微量元素(如磷)原子所取代。而整个晶体结构基本不变。磷原子与硅原子组成共价键结构只需四个价电子，而磷原子的外层有五个价电子，数字ic设计用到哪些电脑软件，多余的那个价电子不受共价键束缚，只需获得很少的能量就能成为自由电子。由此可见，数字ic 设计流程，掺入一个五价元素的原子，就能提供一个自由电子。必须注意的是，产生自由电子的同时并没有产生空穴，但由于热运动原有的晶体仍会产生少量的电子空穴对。所以，只要在本征半导体中掺入微量的五价元素，就可以得到大量的自由电子，且自由电子数目远比掺杂前的电子空穴对数目要多得多。
这种以自由电子导电为主要导电方式的杂质半导体称为电子型半导体，简称N型半导体。N型半导体中存在着大量的自由电子，这就提高了电子与空穴的复合机会，相同温度下空穴的数目比掺杂前要少。所以，在N型半导体中，电子是多数载流子(简称多子)，空穴是少数载流子(简称少子)。N型半导体主要靠自由电子导电，掺入的杂质浓度越高，自由电子数目越大，嵌入式和ic数字设计，导电能力也就越强。
在N型半导体中，一个杂质原子提供一个自由电子，当杂质原子失去一个电子后，就变为固定在晶格中不能移动的正离子，但它不是载流子。因此，N型半导体就可用正离子和与之数量相等的自由电子去表示。
ic的质量评估标准
具体的测试条件和估算结果可参考以下标准：
JESD22-A108-AEAJED- 4701-D101②HTOL/ LTOL：高/低温操作生命期试验（High/ Low Temperature Operating Life ）
目的: 评估器件在超热和超电压情况下一段时间的耐久力
测试条件: 125℃，1.1VCC， 动态测试
失效机制：电子迁移，氧化层，相互扩散，不稳定性，离子玷污等
参考标准：
125℃条件下1000 小时测试通过IC 可以保证持续使用4 年，2000 小时测试持续使用8年；150℃ 1000小时测试通过保证使用8年，2000小时保证使用28年。
具体的测试条件和估算结果可参考以下标准
MIT-STD-883E Method 1005.8
JESD22-A108-A
二、环境测试项目（Environmental test items）
PRE-CON， THB， HAST， PCT， TCT， TST， HTST， Solderability Test，Solder Heat Test
①PRE-CON:预处理测试（ Precondition Test ）
目的: 模拟IC在使用之前在一定湿度，温度条件下存储的耐久力，也就是IC从生产到使用之间存储的可靠性。
测试流程（Test Flow）:
Step 1:超声扫描仪 SAM (Scanning Acoustic Microscopy)
Step 2: 高低温循环（Temperature cycling ）-40℃(or lower) ~ 60℃(or higher) for 5 cycles to simulate shipping conditi
Step 3:烘烤（ Baking ）At minimum 125℃ for 24 hours to remove all moisture from the package
Step 4: 浸泡（Soaking ）
1、需求分析与规格制定
对市场调研，弄清需要什么样功能的芯片。
芯片规格，也就像功能列表一样，是客户向芯片设计公司提出的设计要求，包括芯片需要达到的具体功能和性能方面的要求。
2、架构设计与算法设计
根据客户提出的规格要求，对一些功能进行算法设计，拿出设计解决方案和具体实现架构，划分模块功能。
3、HDL编码
使用硬件描述语言（VHDL，Verilog HDL）分模块以代码来描述实现，RTL coding，linux环境下一般用Gvim作为代码编辑器。
4、功能
验证就是检验编码设计的正确性。不符合规格要重新设计和编码。设计和验证是反复迭代的过程，直到验证结果显示完全符合规格标准。该部分称为前。
5、逻辑综合――Design Compiler
验证通过，进行逻辑综合。逻辑综合就是把HDL代码翻译成门级网表netlist。
综合需要设定约束条件，就是你希望综合出来的电路在面积，数字ic设计，时序等目标参数上达到的标准。逻辑综合需要基于特定的综合库，不同的库中，门电路基本标准单元（standard cell）的面积，时序参数是不一样的。所以，综合库不一样，综合出来的电路在时序，面积上是有差异的。一般来说，综合完成后需要再次做验证（这个也称为后）
逻辑综合工具：Synopsys的Design Compiler，工具选择上面的三种工具均可。
6、静态时序分析——STA
Static Timing Analysis（STA），静态时序分析，验证范畴，它主要是在时序上对电路进行验证，检查电路是否存在建立时间（setup time）和保持时间（hold time）的违例（violation）。这个是数字电路基础知识，一个寄存器出现这两个时序违例时，是没有办法正确采样数据和输出数据的，所以以寄存器为基础的数字芯片功能肯定会出现问题。
