高速电路设计面临的问题
伴随着半导体技术的快速发展，时钟频率越来越高。目前，超过一半的数字系统的时钟频率高于100MHz。另一方面，从半导体芯片封装的发展来看，芯片体积越来越小、集成度越来越高、引脚数越来越多。所以，在当今的电路设计领域，电路系统正朝着大规模、小体积、高速度、高密度的方向飞速发展。这样就带来了一个问题，即芯片的体积减小导致电路的布局、布线很困难，而信号的频率还在逐年增1高，边沿速率越来越快，PCB上的电磁现象更复杂，适用于低速电路的电路理论知识（如基尔霍夫电压/电流定律）可能已失去作用。此外，电子设备越来越广泛地应用于人们的工作和生活之中，电子设备工作的电磁环境越来越复杂，电磁兼容问题也越来越重要。
总之，电子技术的发展给高速数字系统设计带来了挑战，作为高速电路设计的工程师，将不可避免地面临一些新的问题。
高速PCB一直是PCB行业宠儿，是电子电路设计和制造研究的热点，高速PCB在5G时代将会得到更多的发展机遇，密度更高、运行速度更快、信号完整性直接决定高速PCB电气性能、可靠性及其稳定性。基于信号完整性分析高速PCB设计中遇到的信号失真问题，利用相关理论找到传输线阻抗设计和制造的解决方案。对地层铜桥、外层阻抗线和导通孔阻抗进行优化设计，将设计与制造联系在一起可以让设计者和厂家更好地运用信号完整性分析解决高速PCB的实际问题。
PCB设计
前期设计工作做得到位，背板PCB设计实现通常没有太多难度，按照既定的布线规则进行连通即可，***是系统电源的供电通流能力保障
UT测试
背板UT单元测试，***关注背板高速信号通道的SI性能，这时可能会用到连接器测试板做测试辅助
系统集成测试
系统集成测试的过程会较长，因为背板本身与各个硬件子模块都有接口，不同排列组合下的测试场景会比较多，例如：交换子卡与业务子卡的通讯、主控子卡与业务子卡的通讯、主控子卡与整机子模块的通讯 等等。
