数字ic后端设计（三)
9. Dummy Metal的增加。
Foundry厂都有对金属密度的规定，使其金属密度不要低于一定的值，以防在芯片制造过程中的刻蚀阶段对连线的金属层过度刻蚀从而降低电路的性能。加入Dummy Metal是为了增加金属的密度。
10. DRC和LVS。
DRC是对芯片版图中的各层物理图形进行设计规则检查(spacing ,width)，它也包括天线效应的检查，以确保芯片正常流片。1、十进制十进制的每一位由0~9十个数码表示，低位和相邻高位之间的关系是“逢十进一”。LVS主要是将版图和电路网表进行比较，来保证流片出来的版图电路和实际需要的电路一致。DRC和LVS的检查--EDA工具 Synopsy hercules/ mentor calibre/ CDN Dracula进行的.Astro also include LVS/DRC check commands.
11. Tape out。
在所有检查和验证都正确无误的情况下把后的版图GDSⅡ文件传递给Foundry厂进行掩膜制造。
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一种高分频下数字IC的低功耗
针对时钟分频系数较大的情况下,传统电路实现分频需要大量的寄存器,导致芯片功耗和面积增加的问题,提出了一种异步分频与门控时钟技术相结合的低功耗逻辑综合方案。对电路的要求不同数电：是实现输入输出的数字量之间实现一定的逻辑关系。基于HHGrace 0.11μm ULL工艺,通过采用所提出的方案和使用Design Compiler工具,完成了Σ-ΔADC芯片中数字集成电路的逻辑综合。结果表明,使用该方案得到的数字IC的功耗为132.627μW。与传统方案相比,功耗降低了38.88%,面积缩小了2.7%。与门控时钟综合方案相比,功耗降低了25.43%。
深圳瑞泰威科技有限公司是国内IC电子元器件的代理销售企业，***从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。主要包括：后端设计简单说是PR，像芯片封装和管脚设计，floorplan，电源布线和功率验证，线间干扰的预防和修正，时序收敛，自动布局布线、STA，DRC，LVS等，要求掌握和熟悉多种EDA工具以及IC生产厂家的具体要求。与国内外的东芝、恩智浦、安森美、全宇昕、上海晶准等均稳定合作，保证产品的品质和稳定供货。自公司成立以来，飞速发展，产品已涵盖了工控类IC、光通信类IC、无线通信IC、消费类IC等行业。
数字IC低功耗物理设计
随着集成电路生产工艺的迅速发展,功耗作为芯片质量的重要衡量标准引起了国内外学者越来越多的重视和研究。Scirocco的高度优化的VHDL编译器能产生有效减少所需内存，大大加快了验证的速度，并能够在一台工作站上模拟千万门级电路。当晶体管的特征尺寸减小到纳米级时,其***电流的增加、工作频率的提高和晶体管门数的攀升极大提高了芯片的功耗。同时,传统的基于UPF(Unified Power Format)的低功耗设计流程存在着效率低、可修复性差等缺点。针对以上问题,以14 nm工艺下数字芯片fch_sata_t模块为例,简要介绍了全新的基于CUPF(Ctant UPF)的低功耗物理设计流程,利用门控电源和多电源电压等技术对芯片进行低功耗设计。终,通过Synopsys旗下PrimetimePX提供功耗分析结果,证明了芯片功耗满足设计要求。
深圳瑞泰威科技有限公司是国内IC电子元器件的代理销售企业，***从事各类驱动IC、存储IC、传感器IC、触摸IC销售，品类齐全，具备上百个型号。典型的IC产品的生命周期可以用一条浴缸曲线（BathtubCurve）来表示。与国内外的东芝、恩智浦、安森美、全宇昕、上海晶准等均稳定合作，保证产品的品质和稳定供货。自公司成立以来，飞速发展，产品已涵盖了工控类IC、光通信类IC、无线通信IC、消费类IC等行业。