绿色环保电路板

PCB 设计检查清单 检查清单能够帮助PCB和系统设计者完成PCB

层
至少具有一个接地面。
VCCo专用面。
每个信号层均邻近连续参考面或者距离连续参考面一层远。
旁路
高频电容，距离每个VCC管脚1到2cm。
中频电容，距离VCC管脚不超过8cm。
低频电容，可安装在PCB上的任何地方。
每个Vref管脚上的旁路电容。
同步转换输出
数据手册中的SSO指南已通过检查。
信号通路（PCB迹线和终端）
每根迹线都有恒定的阻抗。
已经仿真了长于Tr/6的迹线。
如果发生振铃或者过冲，添加终端或改变IO标准。
需要特别注意时钟信号（GCLK、CCLK、TCK等）。
已对长的密集型并行迹线进行了串扰分析。
电源和功率管理
利用功耗估计器或XPower估计的总FPGA功耗
电源满足POR的单调性和斜率要求
电源满足POR的***小电流要求
Tj = Ta + P*Qja预计的晶片温度低于***大允许值
用于调试的设计
JTAG头包含在板上（连至器件的JTAG引脚）
至少要有一个接地面 每个板必须至少有一个连续接地面，以便：

提供低阻抗电源系统。
将低阻抗过孔连至GND引脚很方便。
为回流提供一个通路。
所有这些对于将板上和器件内的接地噪声保持在***低水平上都具有重要意义。 VCCo专用面 包含一个可选VCCo面（连续、专用或半专用），极大地简化了板布局。它提高了布线连接的可用性，以便为管脚和旁路电容供电，并为回流提供一个低阻抗通路。 每个信号迹线都在连续参考面的同一信号层内。 层叠中的每根迹线应该与参考（电源或地）面相邻，或者距离***近的参考面1个信号层远。这可以保证回流的传输路径尽可能接近相应迹线。相邻的信号层应相互垂直，这样垂直层和水平层交替变换。这限制了相邻层的信号迹线之间的串扰。要保持层与层之间的恒定阻抗，需调整每层的迹线宽度，如下列图1所示。了解根据这些尺寸计算PCB迹线的特性阻抗方面的信息，请参照XAPP231第3页，或使用现场解算器。保持参考面的连续性很重要。信号迹线***能在相关参考面内跨越不连续区域（大孔、凹槽或裂缝）。

图1 高频电容，距离每个VCC管脚1到2cm 高频旁路电容是旁路网络中***小的电容。每个VCC/GND对上至少要有1个高频电容，安装在距离它所旁路的VCC管脚1到2cm远的地方。这些电容的***佳安装点在PCB下面，在FPGA的正下方。 不可共用电容过孔。每个电容至少需要2个过孔连接：1个接地，1个Vcc。过孔应直接下降至电源和接地面（不要使用迹线来将旁路电容接至它们服务的功率管脚）。 所有高频电容的总电容至少等于等效开关电容的25倍（VCCint的C=P/(FV2)，VCCio的C=CLOAD*N）。要获得更高的噪声抗扰度，应该用因数50或100来代替因数25。每个VCC/GND管脚上都使用1个电容时，该计算值通常会产生0.1μF到0.01μF的电容。还应使用0.0047μF和0.0033 μF之类较小的电容值。 所有的高频电容都应是低ESR陶瓷芯片。对于给定的电容值，通常使用***小的封装。了解选择电容尺寸和特性方面的信息，请参照XAPP623第2页。了解电容特性，请登录电容供应商网站（http:///、http:///）。 中频电容，距离VCC管脚不超过8cm 中频旁路电容是低ESR、低电感电容，其电容范围为4.7μF~47μF。钽电容是理想器件，也可使用铝电解电容。每3000 slice上至少要有1个中频旁路电容（V400用1个中频旁路电容V1000用4个中频旁路电容，V2000E用7个中频旁路电容）。 低频电容，可以安装在PCB上的任何地方 低频旁路电容用于板旁路，其电容范围为47 μF~4700 μF。要实现这种功能，可以在板上任何地方使用任何类型的电容。 每个Vref管脚上的旁路电容 由于它们具有高输入阻抗，所以Vref管脚可以排除从周围信号中耦合到其中的噪声。每个Vref引脚都需要一个电容值范围为0.01μF~0.1μF的本地旁路电容。电源噪声不成问题，所以不要使用电感或铁氧体磁珠。 SSO指南已通过检查。 了解SSO指南，请参照数据手册。将器件（图表中的值，按器件/封装组合）中的有效VCC/GND对数量乘以SSO指南数（图表中的值，按IO标准）来找出可以安全驱动的总输出数。 一组一组的计算该值.超过指南中规定的值会引发严重的触地反弹问题。 每根迹线都有恒定的阻抗 无论在哪儿，每个信号迹线的阻抗都应保持不变。信号迹线可以是任意实用的阻抗值（一般在40到100欧姆的范围内）。相同设计的信号迹线可以有不同的阻抗值。然而，信号迹线不得随长度的变化而改变阻抗。例如，如果迹线从一个板层切换到另一个板层，设计者必须保证第二层上的迹线应具有与***层相同的阻抗。如果各层到各自参考面的距离不同，则应相应调整信号迹线的宽度。一般来说，如果到参考面的距离增加，则应增加迹线宽度，以便保持相同的阻抗。如上面的图1所示。 已经仿真了长于Tr/6的迹线 信号上升/下降时间与迹线长度之比可以确定传输线路效应是否会发生。一般来说，具有快速上升/下降时间的长迹线会发生传输线路效应。如果将信号传输迹线那么长的距离花费的时间多于信号上升/下降时间的1/6，则极有可能发生传输线路效应，并且必须对信号通路进行仿真。这可以在IBIS或SPICE仿真器中进行。了解传输线路效应和仿真方面的更多信息，请参照本文档结尾处的文本参考。 如果发生振铃或者过冲，添加终端或改变IO标准 发生振铃或者过冲的仿真传输线路出现了数量无法接受的信号反射。信号波遇上阻抗不连续时，会发生信号反射。要解决振铃或过冲问题，您必须用下列3种方法之一消除阻抗不连续：
给PCB添加阻性终端（串联或并联）。
将SelectIO标准变为电流驱动较低的标准。
使用XCITE DCI（在Virtex-II中）。
了解终端方面的更多信息，请参照我们的资源页面。 需要特别注意时钟信号（GCLK、CCLK、TCK） 需要特别注意时钟信号的原因有2个。***，时序不被噪声边缘化很关键 - 这可能导致错误的数据定时。第二，时钟信号的工作频率通常比数据的高；由于有噪声源，所以它们可能更麻烦。应在PCB装配之前，对时钟迹线及其驱动器进行仔细仿真。 已对长的密集型并行迹线进行了串扰分析。 注意远距离并行操作的迹线。利用PCB串绕仿真工具对任何***迹线进行仿真，以便确定它们是否会引发问题。如果您认为串绕是个难题，那么通过隔离迹线或者缩短到相关参考面的距离（减小电介质厚度）来控制串绕。 利用功耗估计器或XPower估计的总FPGA功耗 功耗估计器或XPower用于近似确定FPGA需要的功率。功耗估计器需要MAP生成的设计数据（CLB利用率、Flops、IO标准、BlockRAM用法）。XPower是设计流程的一部分。这些工具为电源要求提供了指导，对热性能规划而言很重要。 电源满足POR的单调性和斜率要求 电源应在1到50毫秒的时间内从低于0.1 Vdc上升到***小的DC工作条件电压水平。电流自动切断或电流返送不应***上升。根据数据手册中的“加电斜升电流要求”的规定，电流限制行为是可以接受的。电压上升和时间的关系曲线应该是单调的。即使是在它是可以接受的电源行为，也应避免停留在一个固定的电压水平上，或出现“平稳段”。如果电压超出了***小工作电压，然后又降到***小工作电压以下，就会出现错误的电源行为。如果在器件关闭时电源电压降到******小工作电压以下，在未放电至0.1 Vdc以下就开启时不应立即回升至额定工作电压。您可能需要一个电阻来排除滤波器和旁路电容充电来满足该条件。 电源满足POR的***小电流要求 除了满足功耗估计器的动态功耗要求，电源还应能够提供数据手册中规定的***小启动电流。 Tj = Ta + P*Qja预计的晶片温度低于***大允许值 利用功耗估计器提供的功耗值、器件封装方面的信息和工作环境中的***大环境温度来确定晶片温度。如果高于器件温度级别（C = 商用：0°C - 80°C，I = 工业：-40°C - 100°C）的***大允许温度，则必须修改设计（降低环境温度、添加散热器、改变封装、减小时钟频率或降低器件利用率）。了解热性能规划和管理方面的更多信息，请参照***封装和XAPP623第１页。 JTAG头包含在板上（连至器件的JTAG引脚） 每个PCB都应该能够轻松访问FPGA JTAG管脚。这可以在***终系统中实现调试。要获得***佳结果，需将TCK、TMS、***和TDO信号发送到PCB上的四针接头上。 这对于具有有限的器件管脚访问入口的BG和FG封装而言至关重要。您还可以在头中提供接地和VCC管脚，以方便使用（6个管脚）。